华大电子EDA产品简介
产品列表：
* ZeniSE：原理图输入工具
* ZeniPDT：版图编辑工具
* ZeniVERI：版图验证工具
* ZeniPE：寄生参数提取工具
* ZeniSI：信号完整性分析工具
* ZeniVDE：VHDL/Verilog 图形输入及模拟仿真环境
* ZeniHVERI：层次化版图验证工具
* ZeniVLG：混合信号仿真软件
1、逻辑图编辑器(ZeniSE)
逻辑图编辑器是逻辑电路设计的输入工具，它帮助电路设计师完成原理图设计。逻辑图编辑器可生成 SPICE，CDL，VHDL 和 Verilog 等形式的网表文件及 EDIF 图形文件，此外，还提供了界面化的各种仿真工具的接口。
主要功能：
* 支持 Instance的数组命名及 Wire 的按名连接
* 支持多窗口同步编辑
* 支持原理图的分页显示
* 对 symbol 的修改可以即时反映到原理图中的Instance 上
* 灵活的编辑功能
1）创建 Pin 和WireName 时支持 Bus Expansion和 Multi-Placement
2）支持 Array方式的拷贝
3）Instance 的标签可做局部编辑，其显示可由用户配置
4）通过菜单方便地在不同视图、分页和层次之间跳转
* 支持按属性查找对象
* 用户可定义的打印边框式样；打印命令支持层次打印，按库打印和按窗口显示内容打印
* 支持原理图的逻辑规则检查，物理规则检查，交叉检查和按层次检查
* 输入输出接口
1)支持 EDIF200 标准格式的输入和输出
2)网表输出支持SPICE、CDL、VHDL和Verilog
特色功能：
* 支持数模混合电路输入
* 寄生参数的返标：寄生参数的提取结果以器件方式返标到原理图中
* 支持预定义寄生参数的输入和预模拟
* 由网表自动生成原理图（CDL、SPICE、Verilog）
* 交互式模拟环境的建立
* 支持检查结果在原理图中的返标
* 对仿真结果进行节点波性的跟踪显示
2、版图编辑器(ZeniPDT) ：
版图编辑器提供了一个功能强大的版图编辑环境，用户可以进行多层次、多单元的版图编辑，还可以进行多窗口的实时编辑。图编辑器还可以调用九天工具中的版图验证工具（ZeniVERI），实现在线的版图验证功能。
主要功能：
* 完整、便利的层次化编辑功能，支持各种类型几何图形的操作
* 支持多窗口同步编辑以及独特的辅助编辑功能
* 提供标准数据接口 GDSⅡ、CIF、LEF、DEF
* 对工艺的集成化管理
* 支持超大规模的版图设计
特色功能：
* Memory Generator存储器生成器
* 进行开路和短路的检查
* 功能强大的参数化单元版图自动生成（VCELL）
* 原理图驱动的版图自动生成功能（ＩＰ＆Ｒ），用于布局布线的飞线显示。
* 版图编辑的实时DRC检查
* 支持abstract视图，创建Pin及Obstruction
* 与Zeni验证工具及其他第三方工具的紧密结合
* 版图验证接口方便直观，支持在线的各类验证检查，并可以直接将报错信息在版图及原理图上返标
3、版图验证工具(ZeniVERI)
ZeniVERI是一个功能完整的IC版图验证工具，它包括设计规则检查（DRC）、电学规则检查（ERC）、逻辑图网表和版图网表比较（LVS）、 图形化LVS调试工具（LDX）。ZeniVERI可将报错结果返标于ZeniPDT和ZeniSE中，使验证工作更加简单直观，大大缩短了对电路错误定位和修改的时间。
工具特点：
* 标准文件接口：GDSII、CIF、CDL、SPICE、Verilog
* 无障碍地接受 DRACULA各式的命令文件
* 与 ZeniPDT 的衔接平滑
* 可快速、方便地对版图及原理图进行查错和修改
* 交互式的用户接口
* 准确、方便的 LVS错误定位和调试
关键性能
* 可处理百万门级电路
* 与主流产品运行速度相当
* 快速准确的错误定位
LVS除支持原理图和版图一致性的检查，还支持版图与版图的一致性比较（LVS）及原理图与原理图（SVS）的比较
4、寄生参数提取工具(ZeniPE) ：
在深亚微米工艺条件下，版图互连寄效应对电路的性能起着决定性的作用。ZeniPE是版图互连寄生参数提取工具，它的主要功能是提取互连寄生电阻和寄生电容，为后续的互连分析提供可靠的参数和分析依据。ZeniPE既可以做全芯片的互连提取，也可以针对某些特殊线网进行关键路径的互连提取。
主要功能：
* 与 ZeniVERI 有机地结合成为一个整体，可以实现从版图数据文件 GDSII 到带有寄生参数信息的网表文件的直接输出
* 用户在命令文件中不必输入复杂的计算参数和计算公式，只需输入工艺参数和计算寄生电阻、寄生电容的命令即可
* 采用边界元素法的数值计算与曲线拟合相结合的策略，达到计算速度和计算精度的折衷
* 可以在 ZeniPDT 中交互式地选择线网进行RC 提取，提取的结果可以通过 ZeniSI 进行信号完整性分析
* RC 提取结果可以通过 ZeniRC-R 进行简约，以提高后续模拟速度
关键性能：
* 计算速度比采用全三维的寄生电容提取方法快一个数量级以上，而计算精度与全三维的寄生电容提取方法相比，误差在10%以内。
* 计算寄生电容可以有 个等级的精度控制，精度越高，计算速度越慢，用户可以根据具体情况选择计算等级。
5、信号完整性分析工具(ZeniSI)
随着集成电路向深亚微米设计发展，在集成电路设计流程中，集成信号完整性解决方案显得非常重要，ZeniSI是电路信号完整性分析工具。它主要分析深亚微米工艺下互连线和频率对信号、功耗等产生的影响。结果可以返标到电路中去进行进一步电路分析，尽量在设计早期发现和解决问题。
主要优点：
* 与有机地结合成为一个整体， 可以直接利用寄生参数信息的网表文件来进行各种分析
* 采用高阶瞬态与概率密度函数相结合的策略，达到计算速度和计算精度的双高
* 可以在 中交 互式地选择线网进行寄生参数提取，提取的结果可以通过进行信号完整性分析
主要功能：
* 互连时延分析：快速计算互连线引入的延迟
* 电路约简：对寄生参数提取之后的电路进行电路约简
* 串扰分析：分析耦合电容引起的延迟和假电子信号
* 电压降分析：分析电源网的电压降问题
* 功耗分析：分析互连线引入的功率消耗
6、图形化 VHDL/VERILOG 输入环境(ZeniVDE)
ZeniVDE是一组高层次设计和验证工具，是一个从系统级到电路级的集成化设计环境。 它为集成电路的设计师们提供了一组图形化工具来实现他们的设计思想，验证其行为，并可生成适合于特定综合工具的可综合的HDL源代码。
ZeniVDE接受五种图形输入方式，包括功能框图、流程控制图、有限状态机、扩展的真值表以及逻辑电路图，也可以直接把HDL源文件作为输入。经过仿真调试后，把结果转换成用户给定工具的可仿真或可综合的HDL代码。
工具特点：
* 设计管理器提供了一个集成化的开发环境，有利于设计的管理与共享。方便地通过鼠标的点击来启动命令 成情况将以可视化的形式反馈给用户，指导设计流程。
*图形输入和文本输入紧密地结合在一起，提供了强大灵活的混合输入方法，既可以直观地表达设计思想，又不失的描述能力。
*图形化的输入使设计达到一定的抽象层次，设计结果可生成标准的可综合的和其它工具的接口方便。
* 支持传统的逻辑电路图输入，进行门级电路设计。
* VHDL-AMS编译器支持VHDL混合模拟信号扩展IEEEStd1076.1-1999标准，仿真调试器提供了在源代码级或原始输入级进行调试的能力。
* Verilog仿真器兼容I标准，支持模型，可生成VCD波形文件数据。
*支持BSPICE及HSPICE仿真器。
7、层次版图设计规则检查（ZeniHDRC）：
ZeniHDRC是为超大规模集成电路板图设计人员提供的关于层次版图设计规则检查的工具。对于版图规模十分庞大的电路，能够快速准确的找出版图错误，节省版图设计时间，提高设计人员的工作效率。
优点：
* 采用版图倒序树（Inverse Layout Tree）的数据结构，可用同一的策略处理任何层次的版图数据。
* 采用多条命令并发执行机制，提高版图处理速度。
* 对层次结构较好的版图处理熟读远远快于打散的处理速度。
* 对一般的层次处理比打散处理的速度快
8、混合信号仿真软件ZeniVLG
该软件属于扩展型的混合信号仿真软件，以数字信号仿真为主，在适当的时候调用模拟信号的仿真引擎对模拟信号进行仿真。
主要特点：
* 实现Verilog-A、Verilog-D 的语法识别， 速度优于同类产品，操作更快捷，对于数模混合的电路，电路仿真结果很理想。
