| ◆ Synplify
Pro，Floating，All Vendors |
业界领先的基于FPGA的ASIC原型验证综合工具，通过提供诸如团队设计、自动re-timing、快速的编译以及额外的特性来优化设计结果。除了具有B.E.S.T.引擎外，Synplify
pro又加入了D.S.T.(Direct Synthesis Technology),SCOPE(Synthesis
Constraint Optimization Environment),STAMP和多点优化等技术来满足设计者的需求。Synplify
pro提供了和布局布线工具之间的native-link接口来完成Push-Button的流程，使用户只需要点击就可以完成所有的综合和布局布线的工作。基于Synplicety公司的B.E.S.T.引擎，Synplify
Pro可以轻松综合数百万门的设计而不需要分割。
Synplify
Pro详细功能描述
◇ 提供优于传统综合技术的快速的全局编译和综合优化，针对算术模块和数据路径的高性能和高面积利用率的优化；
◇ 提供对设计约束的全面控制，智能化人机界面，提高设计效率，结合具体器件结构，提供最佳性能；
◇ 提供自动的RAM例化过程，提供自动时钟控制和同步/异步清零寄存器结构，自动识别FSM和选择编码方式以达到最佳性能，提供针对FSM的快速的调试和观察工具，自动进行流水处理，以提高电路性能；
◇ 在不改变原代码的情况下，提供内部线网到外部测试管脚的能力，在源代码、RTL视图和Log文件之间的交互标识能力；
◇ 集成化、图形化的分析和调试关键路径的环境；
◇ 支持黑盒子的时序以及管脚信息，支持同时实现多个应用，通过设计划分支持Xilinx模块化设计；
◇ 自动对组合逻辑进行寄存器平衡以提高性能，支持智能化的增量综合。
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| ◆ Amplify
Physical Optimizer，Floating |
业界唯一的ASIC原型物理优化工具。通过在综合过程中考虑后端布局和布线的物理信息，从而综合出更优化的网表，同时也极大的减少互连线延迟，提供给客户多达45%的性能提高。在最新的Amplify中，Synplicity公司又加入了TOPSTM（Total
Optimization Physical Synthesis）是第二代物理优代工具，它可以同时做逻辑的优化和FPGA布局以自动提高设计频率。在结合了Synplicity公司的Multipoint综合技术后，可以使用户更加节约编译时间，大大提高工作效率。
Amplify详细功能描述
◇ 支持黑盒子的时序以及管脚信息，支持同时实现多个应用，通过设计划分支持Xilinx模块化设计；
◇ 自动对组合逻辑进行寄存器平衡，对关键路径上的寄存器进行复制以提高性能；
◇ 在做RTL布局的同时，通过加物理约束来提高多达35%的性能，自动分析布局/布线结果并重新优化设计，以得到更加优化的网表和布局，并可以提高10%-15%的性能；
◇ 图形化的环境下，指定端口到管脚，并显示模块互连，拆分大的instance或者primitive,并对其进行逻辑复制以提高性能；
◇ 自动进行层次化结构优化，支持智能化的增量综合。
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| ◆ Certify，Floating，All
Platform |
为了提高复杂芯片一次成功的可能性，Certify为客户提供了利用多片FPGA芯片快速而详细的调试和验证大规模ASIC芯片的解决方案。Certify可以快速地在RTL级创建原型，并利用FPGA来实现。同时，Certify提供给客户在实时条件下联合调试软硬件的能力。另外，Certify又加入了DW和门控时钟的支持，这样低功耗设计（手持类芯片）的芯片验证就不存在问题了。
Certify详细功能描述
◇ 结合具体器件结构，提供最佳性能，提供优于传统综合技术的快速的全局编译和综合优化；
◇ 在RTL级对设计进行划分，提高划分性能和速度，指定一个模块到多个FPGA器件以减少器件之间的互连线，拆分一个大的器件并在多外FPGA器件之间做再次划分，拆分一个大的模块并在多个FPGA器件之间做再次划分；
◇ 通过对线网的复用，以减少FPGA之间的互连线，通过减少feed
through和移去与VCC或者地相连的多余互连以减少管脚数目，拆分大的primitive以使得被驱动的小的primitive在器件中重新定位，并优化性能；
◇ 允许未被划分或者部分划分的模块在FPGA之间进行自动划分，指定内部线网到I/O接口或者到高层模块的端口以利于调试，对内部的线网增加复用结构，并编译例化以减少管脚数目；
◇ 自动地在RTL级插入XILINX的ICON和ILA或者Altera的SignalTap,以增加调试能力，自动地转化ASIC源代码中的门控时钟到FPGA的使能结构以消除clock
skew；
◇ 在不改变ASIC源代码的情况下，支持ASIC厂商的标准的.lib库，在不改变源代码的情况下支持Synopsys○R的DesignWare,并综合到FPGA原型。
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