Catapult C Synthesis

       产品主要特性：

1. 自动化创建RTL设计，优化硬件设计，速度比人工写RTL代码快20倍
2. 支持确定比特数据类型，仿真速度比RTL仿真快10000倍
3. 没有属性扩展，综合真正的无定时的ANSI C＋＋
4. 宏结构的假设分析可以高度优化设计
5. 通过接口综合实现接口的假设分析
6. 客户证明的第二代算法C综合技术
7. 精确的库建模不需要RTL综合就可以精确地预测面积和速度
8. 系统设计者和硬件设计者利用单一的C++源统一起来
9. 和RTL综合器紧密集成产生快速的时序收敛
10. 兼容SystemC
11. 通过工艺，接口，结构和资源约束可进行深层次的控制
12. 在层次甘特图中图形化的显示设计瓶颈和无效性
13. 在甘特图，源代码和原理图之间可以交叉探测
14. 使用XY曲线，条状图和表格汇总高效地比较设计结果
15. 支持ASIC和FPGA设计；允许真正的工艺无关性。
16. 对于硬件设计者很容易学习上手

桥接技术的空隙
自从创建15年来，寄存器级（RTL）技术满足了仿真和设计简单硬件模块的需求。现在，这些技术已经落伍了。新的DSP应用的设计复杂度已经超出了传统的RTL设计方法的范畴。同样地，设计者已经转到C＋＋或Matlab来快速地验证他们的算法。虽然这些较高的抽象描述能帮助系统验证，但是它也扩大了使用高级语言的系统设计者和写RTL代码的硬件设计者之间的技术空隙。

设计已经从单一或多个功能模块演变到大的系统，包括嵌入式核，IP以及特有的有大量计算的算法的复杂硬件实现。尽管有这些发展，工程师仍旧使用反复的RTL方法，其中涉及到人为的步骤包括宏结构的定义，RTL代码的编写，通过RTL综合对面积和速度进行优化等。这个过程较慢而且容易出错。而且，因为宏结构和目标工艺特征被人为编码到了RTL描述，这样整个RTL描述的复用在实际应用中是不可行的。

对于下一代计算密集的应用，不可避免要涉及到复杂ASIC和FPGA的设计；Catapult C综合工具允许硬件设计者转移到高效率的更高抽象层次进行复杂ASIC和FPGA的设计，从而消除了系统设计者和硬件设计者之间的空隙。

算法C综合
Catapult C综合是唯一的算法综合工具，能从C＋＋自动的产生优化的RTL硬件描述，比传统的RTL方法速度快20倍。Catapult C综合有效地统一了系统设计者和硬件设计者这两个无关的域，对于无线通信、卫星和视频图像处理等领域，这个第二代高级综合工具加速了复杂DSP功能的创建。通过利用系统设计者开发的无定时C＋＋源代码，硬件设计者现在能从C++模型自动创建一个准确的可重复的硬件描述，速度比传统的人工方法快的多。整个流程不容易出错，能针对RTL综合工具和厂商工艺产生精确优化的RTL描述。而且，通过多个宏结构和接口方案的深层次探测，Catapult C综合允许设计者产生同样甚至更高质量的硬件，相对于传统的人工RTL方法。

宏结构假设分析
对于传统的设计流程，RTL的人工创建和验证是非常痛苦，时间长而且容易出错。传统的方法一般都只有很少的时间对不同的宏结构进行假设评估，从而导致硬件设计者被迫作出妥协，就是提前限制选择到一定的结构，这种构架的不变性导致了非最优的硬件。在系统设计者算法C＋＋模型和硬件设计者RTL描述之间的不连续性进一步使该流程更加复杂，因为在人工翻译的过程中容易引入错误。

通过提升设计抽象层次，Catapult C综合允许硬件设计者使用系统设计者的C＋＋模型代码自动产生RTL代码。这就为算法验证和硬件实现提供了单一的源，同时对于一个给定的设计可以快速探测不同的宏构架。Catapult C综合允许设计者进行高级的控制，基于用户约束产生解决方案，图形化的显示结果。这样你就可以基于面积和性能作出快速的判断，产生一个优化的硬件结果。

接口综合
不像其他的设计工具，Catapult C综合不要求把接口时序嵌入到C＋＋源代码。相反，它接受一个抽象的无定时C＋＋描述作为他的输入，利用Mentor专有的接口综合技术控制设计接口的时序和通信协议。这种假设接口分析使得设计者可以探测一系列硬件接口，例如：流、单或双口RAM、握手、FIFO、AMBA和许多其他内置的IO单元。当然你也可以通过Catapult C的库构建工具定制自己的IO单元。

宏构架约束
在一个设计怎样被综合到硬件，Catapult C综合提供了完整的控制。从同一个源，硬件设计者使用高级约束可以创建紧凑的高度并行的实现。结构约束窗口给出设计中所有端口，数组和循环的图形化视图，并允许应用下面的任何高级约束：

* 循环展开和管道技术
* 循环合并
* RAM,ROM,或FIFO数组映射
* 资源分配和共享
* 存储器资源合并
* 存储器位宽重定义

早期的工具是虚拟的黑匣子，企图使一切都自动化。Catapult C综合的优点在于它把自动化和特定的高级约束结合了起来。从而使你可以精确地控制硬件实现，在非常短的时间内，交互式地收敛到高质量的设计。

算法和构架分析

层次化的甘特图是一个算法和宏构架分析工具，本质上它就像一个算法的图形浏览器，把数据流，单元利用和循环执行相关的信息提供给设计者。利用甘特图，可以快速识别设计中的问题，例如：存储器位宽的限制，防止并行实现的循环从属，以及防止优化方案的数据从属等。

利用这些信息，设计者可以快速识别RTL代码的性能瓶颈或无效性，也可以交叉探测返回到感兴趣的C＋＋源。通过一前一后地优化算法和硬件实现，设计者可以快速收敛到最优的硬件实现。

符号的分析和优化
Catapult C综合是由MentorGraphics公司开发的成熟的第二代高级综合技术所驱动的。客户所证明的技术采用高级符号分析和优化技术，包括顺序常数传播，变量存活时间，循环边界，数组下标分析，位宽和存储器深度优化等。这些内置的特色允许Catapult C综合自动化地减少算子位宽，高效地共享组件和资源，从而构建更小的更有效的硬件。
RTL综合和仿真集成
Catapult C综合可以产生周期精确的网表和RTL网表，可以是VHDL或Verilog语言，同时为DesignCompiler，Modelsim和PrecisionRTL产生仿真和综合脚本。例如，当设计者在C＋＋源中把数组映射到块RAM，Catapult C综合将会产生正确的RTL结构在RTL综合工具中实现RAM推断。

直观的项目和解决方案管理器
当你修改C＋＋源或应用一个新的约束，Catapult C综合会自动产生一个新的解决方案，保留以前的方案以方便以后的分析和优化。Catapult C综合也产生XY曲线和柱装图，以及表格，从而允许设计者在不同的方案之间进行详细的比较。你可以选择任何一个解决方案自动化地产生优化的RTL代码。
Catapult C库构造器

客户所证明的算法C综合
利用Catapult C综合，世界各地主要的硬件设计公司已经有许多成功的芯片设计，因此可以证明Catapult C综合是非常有用的。这种成熟的第二代算法C综合环境可以自动地从无定时的C＋＋代码产生无错的RTL描述，速度比传统的人工方法快20倍。利用抽象的无定时的C＋＋描述功能目的，设计者可以转移到一个更高效的抽象层次来设计针对下一代计算密集应用的复杂ASIC或FPGA硬件。
工具的高级假设分析功能允许硬件设计者全部交互式地探测宏构架和接口设计空间，并产生可以与人工编码相媲美的高性能硬件。Catapult C综合统一了两个截然不同的域：系统级设计和硬件设计，结合Mentor公司的Modelsim仿真工具，构成了下一代电子系统级设计的基础。

平台支持
Windows NT/2000/XP，Linux Redhat7.3，HP-UX11，和SUN Solaris 8

附：Catapult C Synthesis


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